AMD EPYC Venice 9006: hasta 256 núcleos por zócalo

La principal diferencia del EPYC 9006 (Venice) radica principalmente en los 256 núcleos por zócalo. Esto supone el triple que en el anterior EPYC 9005. Entre otras características destacadas se encuentran el doble ancho de banda de memoria y un nuevo subsistema de E/S PCIe 6.0. Además, la microarquitectura Zen 6 actualizada también desempeña un papel fundamental.

Análisis de las características técnicas de la nueva serie

AMD decidió dividir la gama en varios casos de uso distintos basándose en dos tipos principales de zócalos. La nueva serie abarca una gama mucho más amplia de tareas, lo que supone un gran avance comparable al paso a una arquitectura con chip de E/S independiente.

Los procesadores EPYC 9006 se basan en las arquitecturas Zen 6c y Zen 6. En la práctica, son casi idénticos y no necesitan ninguna optimización de software específica para funcionar juntos. La principal diferencia es que están orientados a distintos objetivos de rendimiento y segmentos de mercado.

Los núcleos Zen 6 están diseñados para alcanzar una mayor velocidad de reloj, mientras que los Zen 6c ocupan menos área en el chip y están optimizados para una alta densidad de empaquetamiento. Los Zen 6c no son compatibles con la caché SD V-Cache y sus frecuencias de funcionamiento son ligeramente inferiores.

AMD afirma que la arquitectura Zen 6 presenta un aumento del 20 % en el IPC en comparación con Zen 5. Dichos aumentos se miden en cargas de trabajo empresariales. Por su parte, un aumento del IPC de casi el 31 % en tareas de IA resulta aún más impresionante.

Estas enormes mejoras se deben a cambios en la arquitectura del conjunto de instrucciones. Por ejemplo, las instrucciones AVX para INT8, las operaciones FMA con números enteros y las conversiones de formato. También se han añadido nuevas instrucciones para la multiplicación matricial bit a bit a AVX-512. Además, se han añadido tres nuevas instrucciones del núcleo diseñadas para la virtualización; la más relevante es FRED.  

También se logró un impacto significativo en las características de rendimiento al ampliar la caché de microoperaciones. La capacidad total de la caché de operaciones ha aumentado hasta las 6.750 instrucciones, lo que supone casi un 13 % más. Por su parte, el rendimiento ha pasado de 12 a casi 18 operaciones por ciclo de reloj.

AMD también ha aumentado la caché L3 en los chiplets compactos. Cada núcleo del CCD de Zen 6c cuenta ahora con 4 MB de caché L3. En cuanto a la principal diferencia entre el CCD de Zen 6c y el de Zen 6, la primera variante tiene una frecuencia máxima de 4,1 GHz, mientras que en Zen 6 el CCD alcanza los 5,3 GHz.

También se han introducido actualizaciones específicas en el chip de E/S (IOD), que incluye controladores PCIe, controladores de memoria y el módulo RoT. El nuevo enfoque para la fabricación de este chip se basa ahora en el proceso de 6 nm de TSMC. El principal cambio en la división IOD radica en dos chips con soporte para 8 canales DDR5.  

La conexión entre los chips IOD y el CCD se realiza ahora a través de diminutos puentes de silicio, de modo que el CCD puede colocarse justo al lado del IOD. Este enfoque ayuda a minimizar el consumo energético y reduce la latencia. A pesar de las evidentes ventajas, puede tener cierto impacto en el coste.

En la plataforma Venice SP7 se utilizan tanto configuraciones de un solo zócalo como de doble zócalo. La transición a la configuración de dos zócalos requiere la asignación de algunos carriles PCIe de cada procesador.

Debido a la evidente escasez en el mercado de la memoria, la plataforma Venice utiliza tecnologías específicas para minimizar los gastos relacionados con el uso de DRAM. Por ejemplo, la compatibilidad con el estándar CXL ofrece posibilidades de ampliación de la memoria. Además, las tecnologías MEXT se utilizan de forma eficaz para ampliar la memoria disponible mediante herramientas de software.  

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